| 1999 |
|---|
| 9 | EE | Markus Bühler,
Matthias Papesch,
K. Kapp,
Utz G. Baitinger:
Efficient Switching Activity Simulation under a Real Delay Model Using a Bitparallel Approach.
DATE 1999: 459- |
| 1997 |
|---|
| 8 | | Peter E. H. Hofmann,
Utz G. Baitinger:
CoDO - Eine Entwurfsumgebung für verteilte objektorientierte CAE-Werkzeuge.
Kommunikation in Verteilten Systemen 1997: 211-223 |
| 1994 |
|---|
| 7 | | Utz G. Baitinger:
Hardware Design - A Tools View.
IFIP Congress (3) 1994: 326-332 |
| 1993 |
|---|
| 6 | | Michael Ryba,
Wolfram Seibold,
Utz G. Baitinger,
Ulrich Thelen:
Parameterized VHDL Entities for the Simulation of Hybrid Circuits.
CHDL 1993: 551-567 |
| 1992 |
|---|
| 5 | | Philipp Lanchès,
Utz G. Baitinger:
Parallele Vorverarbeitungsschritte für die verteilte Logiksimulation.
Transputer-Anwender-Treffen 1992: 214-224 |
| 4 | | Philipp Lanchès,
Utz G. Baitinger:
Eine Umgebung zur Evaluierug paralleler Logiksimulationsverfahren.
Transputer-Anwender-Treffen 1992: 61-71 |
| 1990 |
|---|
| 3 | EE | Frank H. Huentemann,
Utz G. Baitinger:
A gate-matrix oriented partitioning approach for multilevel logical networks.
EURO-DAC 1990: 327-331 |
| 1989 |
|---|
| 2 | EE | Rainer Amann,
Utz G. Baitinger:
Optimal state chains and state codes in finite state machines.
IEEE Trans. on CAD of Integrated Circuits and Systems 8(2): 153-170 (1989) |
| 1988 |
|---|
| 1 | EE | Hans-Jorg Mathony,
Utz G. Baitinger:
CARLOS: an automated multilevel logic design system for CMOS semi-custom integrated circuits.
IEEE Trans. on CAD of Integrated Circuits and Systems 7(3): 346-355 (1988) |
